華為近期在技術創新領域再次邁出重要一步，一項關于“三進制邏輯門電路、計算電路、芯片及電子設備”的專利信息由國家知識產權局正式公布。該專利的申請日期追溯至2023年9月18日，并于次年3月18日由華為技術有限公司對外揭曉，其公開號為CN119652311A。
據專利摘要所述，華為此次提出的創新方案聚焦于三進制邏輯門電路的設計。這一電路的獨特之處在于，它能夠實現對輸入邏輯值的加1或減1操作。這一技術突破，依托于三值邏輯的27種單變量函數，為三進制邏輯電路的應用開辟了新路徑。通過巧妙運用這一邏輯門電路，可以顯著簡化三進制邏輯電路的結構，有效減少電路中晶體管的數量，進而降低整體功耗，并大幅提升計算效率。
在當前大數據時代背景下，處理海量數據對芯片的計算性能提出了更高要求。然而，傳統上通過縮小晶體管尺寸來提升性能的方法已面臨極限。因此，構建大規模集成電路成為提升芯片性能的又一途徑。然而，這種做法同時也帶來了功耗增加和互聯復雜度提升的挑戰。在此背景下，三進制邏輯以其提高信息密度的獨特優勢，展現出超越二進制邏輯的計算潛力。三進制邏輯電路，憑借其更高的計算性能，成為業界的關注焦點。
作為構成三進制邏輯電路的基礎單元，三進制邏輯門電路的設計顯得尤為關鍵。華為此次推出的專利，正是針對這一核心環節的創新嘗試。通過優化三進制邏輯門電路的設計，華為不僅簡化了電路結構，還實現了功耗的降低和計算效率的提升，為芯片技術的發展注入了新的活力。
